ADC 前端源阻抗过大时，为什么采样结果会偏低或串通道？
ADC 采样保持电容需要在采样窗口内通过信号源充到足够接近输入电压。源阻抗高或通道切换过快时，电容来不及稳定并残留前一通道电荷；可延长采样时间、加缓冲或丢弃首样。
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ADC 采样保持电容需要在采样窗口内通过信号源充到足够接近输入电压。源阻抗高或通道切换过快时，电容来不及稳定并残留前一通道电荷；可延长采样时间、加缓冲或丢弃首样。
DMA 缓冲顺序由 ADC 常规序列和转换完成请求规则决定，不应假设按通道编号排列。要配置连续/单次、序列长度和 DMA 循环模式，处理半满/全满边界，并监控 ADC Overrun 与 DMA 错误。
校准主要补偿内部偏置或增益误差，过采样在噪声足够且样本独立时可降低随机噪声；理论上每增加约 1 Bit 分辨率需要约 4 倍样本，但不能消除参考源误差、非线性和系统性偏差。
ATT MTU 决定单个属性 PDU 上限但有效负载还要扣头部；Notification 无应用层确认、可流水发送，Indication 必须等对端确认且同一时刻受限。实际吞吐还受 Data Length、PHY、连接间隔和控制器队列影响。
Pairing 建立当前连接的密钥，Bonding 把密钥保存用于后续重连；MITM 保护取决于关联模型和双方 I/O 能力，Just Works 通常不能确认对端身份。还要区分加密、认证和授权。
更短广播间隔提高被扫描发现概率但增加发射功耗；连接间隔决定连接事件频率，Slave Latency 允许外设跳过部分事件，Supervision Timeout 决定失联判定。参数必须满足规范关系并结合业务时延。
CAN FD 将数据字段扩展到最多 64 字节，引入新的 CRC 与控制字段；启用 BRS 时仲裁阶段仍用较低标称速率，数据阶段切换到更高速率。更大帧降低协议开销，但所有节点、收发器和布线必须满足相应时序。
一个 Bit 由 Sync、TSEG1 和 TSEG2 的时间量子组成，Prescaler 决定量子长度，采样点位于 TSEG1 末端，SJW 限制重同步调整幅度。配置要同时满足目标波特率、总线传播延迟、节点时钟误差和控制器范围。