CAN 位时序中的 Prescaler、TSEG1、TSEG2 和 SJW 怎样配合？
一个 Bit 由 Sync、TSEG1 和 TSEG2 的时间量子组成，Prescaler 决定量子长度，采样点位于 TSEG1 末端，SJW 限制重同步调整幅度。配置要同时满足目标波特率、总线传播延迟、节点时钟误差和控制器范围。
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一个 Bit 由 Sync、TSEG1 和 TSEG2 的时间量子组成，Prescaler 决定量子长度，采样点位于 TSEG1 末端，SJW 限制重同步调整幅度。配置要同时满足目标波特率、总线传播延迟、节点时钟误差和控制器范围。
硬件过滤器按 ID、掩码或列表决定哪些帧进入 FIFO，可减少无关中断和软件遍历。设计时要区分标准/扩展帧、数据/远程帧、FIFO 分配和掩码位语义，并保留诊断帧需求。
节点根据发送和接收错误计数进入不同错误状态；Error Passive 仍可通信但错误标志和发送行为受限，发送错误持续累积最终可进入 Bus-Off 并停止影响总线。恢复策略必须符合控制器和系统安全要求。
普通输出寄存器读改写包含读、修改、写三个步骤，若中断或另一执行单元同时改其他位，后写者会覆盖前者。芯片提供的原子置位/清零寄存器可在一次总线写中只影响目标位。